library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity jio is
  port(y:out std_logic);
end jio;

architecture a of jio is
begin
   process
begin
  wait for 1s;
      y<='1';
  wait for 1s;
      y<='0';
end process;
end a;

编译出错，可能是什么问题啊？
是不是VHDL还需要什么库阿？

此帖转自:[url]http://www.programfan.com/team/team.asp?team_id=1331[/url]