重要基础知识：R15（PC）总是指向“正在取指”的指令，而不是指向“正在执行”的指令或正在“译码”的指令。一般来说，人们习惯性约定将“正在执行的指令作为参考点”，称之为当前第一条指令，因此 PC总是指向第三条指令。当 ARM 状态时，每条指令为 4 字节长，所以 PC 始终指向该指令地址加 8 字节的地址，即：PC 值=当前程序执行位置+8；

    而 ADS 中的 pc，是为了调试看着方便而修改过的，它指向的是正在执行的指令，即“真正 pc-8”！

 

1.SWI 和和未定义指令异常中断的返回:

指令地址

A         PC-8  当前指令为 SWI 或未定义指令 此时发生中断.PC 的值还没有更新.

A+4       PC-4  中断时处理器将 PC-4 保存到 LR。       ;lr！

A+8       PC

 

返回时,从发生中断的指令 A(PC-8)的下一条指令 A+4(PC-4)处开始执行,所以直接把 LR 的值赋给 PC 就行了,具体指令为 MOV PC,LR  (PC=A+4=LR)

白话解释：

重要基础知识：R15（PC）总是指向“正在取指”的指令，而不是指向“正在执行”的指令或正在“译码”的指令。一般来说，人们习惯性约定将“正在执行的指令作为参考点”，称之为当前第一条指令，因此 PC总是指向第三条指令。当 ARM 状态时，每条指令为 4 字节长，所以 PC 始终指向该指令地址加 8 字节的地址，即：PC 值=当前程序执行位置+8；

    而 ADS 中的 pc，是为了调试看着方便而修改过的，它指向的是正在执行的指令，即“真正 pc-8”！

 

1.SWI 和和未定义指令异常中断的返回:

指令地址

A         PC-8  当前指令为 SWI 或未定义指令 此时发生中断.PC 的值还没有更新.

A+4       PC-4  中断时处理器将 PC-4 保存到 LR。       ;lr！

A+8       PC

 

返回时,从发生中断的指令 A(PC-8)的下一条指令 A+4(PC-4)处开始执行,所以直接把 LR 的值赋给 PC 就行了,具体指令为 MOV PC,LR  (PC=A+4=LR)

白话解释：对于 SWI 和未定义指令异常： 发生异常时 pc 没有更新，根据 ARM 的三级流水线原理，pc 没有更新，仍然等于(A+8)； lr = pc – 4（这时处理器决定的，无法更改！）即 A+4。

由于这类异常返回后应执行下一条指令(A+4)，所以返回时，pc = lr 即可。

 

2.IRQ 和 FIQ 异常中断处理的返回:

指令地址  对应于 PC

A         PC-8      执行此指令完成后(!)查询 IRQ 及 FIQ,如果有中断请求则产生中断. 

A+4       PC-4

A+8       PC         ;lr！

（此时 PC 的值已经更新,指向 A+12.将当前 PC-4，即 A+8 ）。

保存到 LR.返回时,要接着执行 A+4(LR-4)处的指令,所以返回指令为

SUBS PC, LR,#4(PC=A+4=LR-4)

白话解释：对于普中断和快中断异常，中断必须在一条指令执行完以后被检测到，如正在执行指令甲时发生了中断，不等指令甲执行完是不会处理该中断的，发生异常时 pc 已经更新(A+12)； lr = pc – 4(这时处理器决定的，无法更改！)即 A+8 返回后，应执行被中断而没有执行的指令(上面的 A+4)，所以返回时，pc = lr-4

 

3,指令预取中止异常中断处理的返回:

指令地址

A     PC-8     执行本指令时发生中断,  

A+4   PC-4     处理器将 A+4(PC-4)保存到 LR.    ;lr！

A+8   PC

 

返回时,发生指令预取中止的指令 A(PC-8)处重新执行,所以返回指令为

SUBS PC, LR,#4(PC=A=LR-4)

白话解释：对于预取指令中止异常，发生预取指令异常时，是在执行时发生的异常，pc 未更新，即 pc = A+8；lr = pc – 4(这时处理器决定的，无法更改！)即 A+4 。

由于这类异常返回后应重新执行异常的那个指令(A)，所以返回时，pc = lr-4

 

4,数据访问中止异常中断处理的返回:

 

指令地址

A          PC-8    本指令访问有问题的数据,产生中断时,PC 的值已经更新   

A+4        PC-4    中断发生时 PC=A+12,处理器将 A+8(PC-4)保存到 LR.

A+8        PC        ;lr！

 

返回时,要返回到 A 处继续执行,所以指令为 SUBS PC,  LR,#8.(PC=A=LR-8)

白话解释：对于数据访问中止异常，发生数据访问中止异常时，是在执行时访问数据错误导致的异常，pc 已经更新，即 pc = A+12

lr = pc – 4(这时处理器决定的，无法更改！)即 A+8 。

由于这类异常返回后应重新执行异常的那个指令(A)，所以返回时，pc = lr-8

 

小节：

Ø 引起 PC 更新的原因一种是数据中止,还有就是中断了.

Ø 中断必须是在一条指令执行完毕后才能被检测到，所以它中断的只是还未执行的那条指令(pc - 8)，所以 pc = lr – 4；

Ø 与中断相同,SWI 和未定义指令异常也是返回到下一条指令(pc - 4),只是他们在执行时,PC 的值并没有更新，所以 pc = lr；

Ø 预取指令中止异常，也没有发生 pc  更新，但它还得重新执行发生异常的那条指令，所以 pc = lr – 4；

Ø 数据访问中止异常，发生了 pc  更新，并且它也需要重新执行发生异常的那条指令，所以 pc = lr – 8。

 

对于 SWI 和未定义指令异常： 发生异常时 pc 没有更新，根据 ARM 的三级流水线原理，pc 没有更新，仍然等于(A+8)； lr = pc – 4（这时处理器决定的，无法更改！）即 A+4。

由于这类异常返回后应执行下一条指令(A+4)，所以返回时，pc = lr 即可。

 

2.IRQ 和 FIQ 异常中断处理的返回:

指令地址  对应于 PC

A         PC-8      执行此指令完成后(!)查询 IRQ 及 FIQ,如果有中断请求则产生中断. 

A+4       PC-4

A+8       PC         ;lr！

（此时 PC 的值已经更新,指向 A+12.将当前 PC-4，即 A+8 ）。

保存到 LR.返回时,要接着执行 A+4(LR-4)处的指令,所以返回指令为

SUBS PC, LR,#4(PC=A+4=LR-4)

白话解释：对于普中断和快中断异常，中断必须在一条指令执行完以后被检测到，如正在执行指令甲时发生了中断，不等指令甲执行完是不会处理该中断的，发生异常时 pc 已经更新(A+12)； lr = pc – 4(这时处理器决定的，无法更改！)即 A+8 返回后，应执行被中断而没有执行的指令(上面的 A+4)，所以返回时，pc = lr-4

 

3,指令预取中止异常中断处理的返回:

指令地址

A     PC-8     执行本指令时发生中断,  

A+4   PC-4     处理器将 A+4(PC-4)保存到 LR.    ;lr！

A+8   PC

 

返回时,发生指令预取中止的指令 A(PC-8)处重新执行,所以返回指令为

SUBS PC, LR,#4(PC=A=LR-4)

白话解释：对于预取指令中止异常，发生预取指令异常时，是在执行时发生的异常，pc 未更新，即 pc = A+8；lr = pc – 4(这时处理器决定的，无法更改！)即 A+4 。

由于这类异常返回后应重新执行异常的那个指令(A)，所以返回时，pc = lr-4

 

4,数据访问中止异常中断处理的返回:

 

指令地址

A          PC-8    本指令访问有问题的数据,产生中断时,PC 的值已经更新   

A+4        PC-4    中断发生时 PC=A+12,处理器将 A+8(PC-4)保存到 LR.

A+8        PC        ;lr！

 

返回时,要返回到 A 处继续执行,所以指令为 SUBS PC,  LR,#8.(PC=A=LR-8)

白话解释：对于数据访问中止异常，发生数据访问中止异常时，是在执行时访问数据错误导致的异常，pc 已经更新，即 pc = A+12

lr = pc – 4(这时处理器决定的，无法更改！)即 A+8 。

由于这类异常返回后应重新执行异常的那个指令(A)，所以返回时，pc = lr-8

 

小节：

Ø 引起 PC 更新的原因一种是数据中止,还有就是中断了.

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Ø 中断必须是在一条指令执行完毕后才能被检测到，所以它中断的只是还未执行的那条指令(pc - 8)，所以 pc = lr – 4；

Ø 与中断相同,SWI 和未定义指令异常也是返回到下一条指令(pc - 4),只是他们在执行时,PC 的值并没有更新，所以 pc = lr；

Ø 预取指令中止异常，也没有发生 pc  更新，但它还得重新执行发生异常的那条指令，所以 pc = lr – 4；

Ø 数据访问中止异常，发生了 pc  更新，并且它也需要重新执行发生异常的那条指令，所以 pc = lr – 8。